高性能VLSIレイアウト設計で求められる配線長最短化をするための障害物回避を考慮した擬似スタイナー木による配線法を提案する．従来のスタイナー木からの配線が障害物において配線長冗長化する問題を解決するため，本手法は3ステップ，すなわち1)準Hanan格子の生成，2)準Hanan格子の線分のランダムな削除，3)前述の様々な経路から最短となるスタイナー木を選択して出力，で構成する． 提案手法を実装して評価実験をおこなったところ，端子数6以内の多端子ネットで，厳密なスタイナー木を得られ，また端子数10，20, 40，50の多端子ネットでは，準Hanan格子線分長の28.8%から34.0%まで短縮した配線構成が得られることがわかった．これは，端子数6までの多端子ネットの厳密解の準Hanan格子線分長と同等の短縮率である．