VLSIは，製造微細化で高性能化を実現してきたが，一方で信号遅延を不確実にしており，差動増幅回路などの遅延調整が難しく，手作業による再設計が必須となっている．これを解決するため配線長を等長にする配線法が提案されているが，いずれも配線領域が予め与えられることを前提としており，高密度な回路では使えない． そこで，配線領域を自ら探して等長配線する新配線法WRIGGLEを提案する．WRIGGLEは，ペア信号を迷路法で最短配線し，より短い配線長の信号経路周辺を探索幅Ｗで領域探索し，冗長配線を生成して配線長を均等化する． 障害物を含む配線領域での実験から，5％～15%程度の傷害物を含む配線領域で配線均等化ができることが判明した．