Technical Reports on Information and
Computer Science from Kochi
Vol. 6 (2014), No. 03
部分論理回路の簡易論理最適化手法の研究
A Reseach of Compact Logic Optimization Method for Partial Logic Circuits
蘆苅 将大 (Masahiro Ashikari),
大菊 祥子 (Sachiko Ogiku),
豊永 昌彦 (Masahiko Toyonaga),
村岡 道明 (Michiaki Muraoka)
高知大学理学部 情報科学コース 村岡研究室
要旨
システムの大規模化やLSIの微細化に伴い，設計期間の長さや回路面積の大きさが問題になっており，部分回路におけるタイミングや面積の最適化の必要となることが多い．そこで，小規模な組合せ回路を対象としてそのクリティカルパス部分のディレイを短縮し，回路最適化を高速に可能とする手法を提案する．本手法を組合せ回路（ランダムロジック回路）に適用したところ，ゲート数を最大８５パーセント削減することができ，その合成処理時間を入力数１０以下の場合について１秒以内とすることができた．
(2014年3月15日 受付)
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